V posledných rokoch s rýchlym rozvojom počítačov, digitálnych sietí a televíznych technológií dopyt ľudí po vysokokvalitnom televíznom obraze stále rastie a rozhlasový a televízny priemysel mojej krajiny prešiel rýchlym rozvojom a rýchlym rozvojom. Satelitné digitálne televízne vysielanie, ktoré bolo spustené pred štyrmi rokmi, teraz vytvorilo značný rozsah. Digitálne nahrávanie videa, digitálne špeciálne efekty, nelineárne editačné systémy, virtuálne štúdiá, zariadenia na digitálne vysielanie, sieťové pevné disky a robotické systémy digitálneho prehrávania postupne vstúpili do CCTV a provinčných a obecných televíznych staníc. Štandardná digitálna televízia SDTV/HDTV s vysokým rozlíšením bola zaradená do hlavného národného projektu vedeckého výskumu a pilotné vysielanie sa uskutočnilo na centrálnej rozhlasovej a televíznej veži. V súčasnej dobe sa produkcia programov digitálnej televízie v našej krajine a terestriálne vysielanie digitálnej televízie intenzívne propagujú a „jedenásty päťročný plán“ bude prípravným obdobím na celkový posun digitálnej televízie v mojej krajine a dôležitou fázou prechodu vysielacieho a televízneho systému z analógového na digitálny.
Tento dizajn je navrhnutý tak, aby sa vyrovnal s týmto trendom a uspokojil obrovský dopyt trhu po viackanálových zariadeniach na optický prenos digitálneho videosignálu ASI/SDI. Jedná sa o zariadenie s optickým prenosom, ktoré používa technológiu multiplexovania s časovým delením na súčasný prenos dvoch digitálnych video signálov ASI/SDI v optickom vlákne. Tento návrh môže v budúcnosti položiť pevný základ pre vývoj vysokorýchlostných zariadení na optický prenos asynchrónnych digitálnych signálov.
1. Plán implementácie systému
Sériový signál ASI/SDI je pretvorený vyrovnávacím obvodom a prevedený na sadu diferenciálnych signálov; potom sa hodiny v signáli extrahujú obvodom obnovy hodín na použitie v nasledujúcom dekódovaní a synchronizácii signálu; po prechode dekódovacím obvodom sa sériový vysokorýchlostný signál transformuje na paralelný nízkorýchlostný signál, aby sa pripravil na ďalší proces elektrického multiplexovania; nakoniec je asynchrónny signál synchronizovaný s miestnymi hodinami elektrického multiplexovania prostredníctvom nastavenia obvodu FIFO, čím sa realizuje miestne elektrické multiplexovanie; Potom sa prenáša na prijímací koniec elektrickou/optickou konverziou optického modulu. Po prijatí signálu prijímací koniec prechádza sériou obvodov inverznej konverzie, aby obnovil pôvodný sériový signál ASI/SDI a dokončil celý prenosový proces.
V tomto prevedení je technológia elektrického multiplexovania signálov ASI/SDI kľúčom k celému technickému prepojeniu. Pretože rýchlosť signálu ASI/SDI potrebná na multiplexovanie výkonu v projekte je veľmi vysoká, štandardná rýchlosť dosahuje 270 Mbit/s a nejedná sa o homológne multiplexovanie signálu, je ťažké a neekonomické priamo multiplexovať signál a potrebuje najskôr obnoviť. Hodiny každého signálu konvertujú vysokorýchlostný sériový signál na nízkorýchlostný paralelný signál a potom upravia takt každého signálu prostredníctvom obvodu čipu FIFO, aby sa dosiahla synchronizácia s miestnymi hodinami, a potom multiplexuje dva elektrické signály prostredníctvom programovateľný čip, A potom realizujte multiplexný prenos s časovým delením. Až po tejto sérii procedúr spracovania signálu je možné realizovať hladký proces demultiplexovania na prijímacom konci, čo je tiež hlavný technický bod návrhu.
Okrem toho je problémom aj zamykanie elektrického multiplexu. Čím viac signálnych kanálov je, tým vyššia je rýchlosť, tým ťažšie je uzamknutie a tým vyššie sú technické požiadavky na rozloženie dosky plošných spojov. Tento problém je možné veľmi dobre vyriešiť rôznymi spôsobmi, ako je rozumné umiestnenie rôznych komponentov a vedecké filtrovanie neporiadku.
2. Hardvérový obvod
V tomto prevedení je hlavným využitím najnovší výkonný a stabilný digitálny video čipset od National Semiconductor. Dekódovací a sériový/paralelný konverzný čip je CLC011; kódovací a paralelný/sériový konverzný čip je CLC020; čip na obnovu hodín je LMH0046; čip adaptívneho vyrovnávania káblov je CLC014; čip CPLD je LC4256V od LATTICE; čip FIFO je IDT72V2105 od IDT.
Vyrovnávacia časť procesu spracovania obvodu je znázornená na obrázku 2. Na obrázku 2 je vidieť, že jednostranný vstupný sériový signál ASI/SDI sa po prechode vyrovnávacím obvodom pretvorí a prevedie na súpravu diferenciálnych signálov, ktorá je pripravené na nasledujúci proces obnovy hodín. Po prechode vyrovnávacím obvodom sa kvalita signálu výrazne zlepší a priebehy vstupného a výstupného signálu sa porovnajú, ako je znázornené na obrázku 3.
Obrázok 2 Vyvažovanie časti procesu spracovania obvodu
Obrázok 3 Porovnanie tvaru vlny vyrovnávacieho obvodu
Časť obnovy obvodu v procese spracovania obvodu je znázornená na obrázku 4. Z obrázku 4 je zrejmé, že pracovný režim čipu je správne nastavený, pre čip na obnovu hodín je lokálne k dispozícii 27M hodín, vyvážený vysoký -do čipu je vstupný diferenciálny signál rýchlosti a po spracovaní čipu je obnovený sériový signál. Hodinový signál v ňom používa nasledujúca dekódovacia časť obvodu. Čip zároveň môže podporovať obnovu hodín pre signály vo vysokom rozlíšení.
Obrázok 4 Časť obnovy procesu spracovania obvodu
Proces dekódovania časti obvodu je znázornený na obrázku 5. Z obrázku 5 je zrejmé, že sériové hodiny a sériové údaje obnovené čipom na obnovu hodín sú vstupom do dekódovacieho čipu po 10-bitovom sériovom/paralelnom prevode. vychádzajú paralelné dáta a 27M paralelné hodiny, aby sa hodiny pripravili na nasledujúci obvod FIFO. Upravte použitie. Časový diagram signálov v každom pracovnom režime je znázornený na obr. 6.
Obrázok 5 Dekódovacia časť procesu spracovania obvodu
Obrázok 6 Schéma časovania signálu pre každý režim
Časť FIFO procesu spracovania obvodu je znázornená na obrázku 7. Čítacie hodiny medzi nimi používajú 27M paralelné hodiny obnovené kódovacím obvodom a zapisovacie hodiny používajú miestne 27M hodiny. 10-bitový paralelný signál prechádzajúci FIFO je synchronizovaný s miestnymi hodinami nastavením, aby sa pripravil na nasledujúci vstup do CPLD na elektrické multiplexovanie. Elektrický multiplexný postup CPLD je nasledujúci, medzi ktorými 2BP-S je multiplexný postup a 2BS-P je demultiplexný postup.
Obrázok 7 FIFO časť procesu spracovania obvodu
SCHÉMA architektúry 2BP-S je
SIGNÁL gnd: std_logic: = '0';
SIGNÁL vcc: std_logic: = '1';
Signál N_25: std_logic;
Signál N_12: std_logic;
Signál N_13: std_logic;
Signál N_15: std_logic;
Signál N_16: std_logic;
Signál N_17: std_logic;
Signál N_21: std_logic;
Signál N_22: std_logic;
Signál N_23: std_logic;
Signál N_24: std_logic;
Začať
I30: Mapa portu G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Mapa portu G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Mapa portu G_OUTPUT (I => N_22, O => Q0);
I33: Mapa portu G_OUTPUT (I => N_23, O => Q1);
I2: Mapa portu G_INPUT (I => CLK, O => N_25);
I7: Mapa portu G_INPUT (I => A, O => N_12);
I8: Mapa portu G_INPUT (I => LD, O => N_21);
I6: Mapa portu G_INPUT (I => B, O => N_15);
I12: Mapa portu G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Mapa portu G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Mapa prístavu G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Mapa prístavu G_2AND (A => N_21, B => N_15, Y => N_17);
Koniec SCHÉMA;
SCHÉMA architektúry 2BS-P je
SIGNÁL gnd: std_logic: = '0';
SIGNÁL vcc: std_logic: = '1';
Signál N_5: std_logic;
Signál N_1: std_logic;
Signál N_3: std_logic;
Signál N_4: std_logic;
Začať
I8: Mapa portu G_OUTPUT (I => N_4, O => Q0);
I1: Mapa portu G_OUTPUT (I => N_5, O => Q1);
I2: Mapa portu G_INPUT (I => CLK, O => N_3);
I3: Mapa portu G_INPUT (I => SIN, O => N_1);
I7: Mapa portu G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Mapa portu G_D (CLK => N_3, D => N_1, Q => N_4);
Koniec SCHÉMA;
Kódovacia časť procesu spracovania obvodu je znázornená na obrázku 8. Po prijatí údajov prijímací optický modul obnoví paralelné údaje a synchrónne hodiny prostredníctvom programu demultiplexovania CPLD a potom obnoví pôvodný vysokorýchlostný sériový signál prostredníctvom obvod kódovacieho čipu, ktorý je nakoniec vysielaný prenosovým zariadením po tom, ako je poháňaný čipom ovládača kábla. Dokončite celý proces prenosu. Sekvencia signálu v časti kódovacieho obvodu je medzi nimi znázornená na obrázku 9.
Obrázok 8 Kódová časť procesu spracovania obvodu
Obrázok 9 Schéma časovania signálu kódovacieho obvodu
3. záverečné poznámky
Konštrukcia zariadenia na asynchrónne optické prenosové asynchrónne signálne zariadenie ASI/SDI na báze CPLD využíva najnovšiu technológiu elektrického multiplexovania/demultiplexovania signálu ASI/SDI, ktorá dokáže realizovať multiplexný prenos dvoch signálov s časovým delením a nahradiť tak predchádzajúci multiplexovanie s delením vlny -viackanálový režim asynchrónneho prenosu signálu na báze výrazne šetrí výrobné náklady a ďalej zlepšuje konkurencieschopnosť výrobkov na trhu.
Náš ďalší produkt:
